针对大带宽采样须要，计划了基于ＡＤ９２０８的高速收集电路，经过剖析时钟颤动，噪声等成分对收集电路的影响，计划了关系电路，囊括低颤动时钟电路、摹拟记号输入电路、电源电路，并测试了在不同输入频次下，ＡＤ９２０８的无杂散动态规模。
引 言
数字接纳机在合成孔径雷达、无线电通讯、以及仪器仪容等场地中据有要紧名望。跟着电子财产的进展，数字接纳机对采样率、摹拟记号输入带宽以及分辩率等请求越来越高，是以对模数更动电路的计划请求越发严峻。当前高速采样系统计划到达Ｇｓｐｓ以上，除模数更动器（ＡＤＣ）自己功能目标请求外，在外围电路计划以及印刷电器板（ＰＣＢ）布线上都有很高的请求，关系芯片大部份由海外建造，国内正处于进展期，关系技巧须要越来越高，是以对高带宽、高分辩率的模数更动电路探索具备要紧的意义。本文采用ＡＤＩ公司临盆的３Ｇｓｐｓ、１４Ｂｉｔ ＡＤＣ芯片ＡＤ９２０８，剖析其功能参数以及关系影响成分，停止了收集电路计划，重心剖析计划了时钟电路、摹拟记号输入电和电源电路，保证时钟、摹拟记号输入通道和电源满意计划请求。
１ 采样电路影响成分剖析
信噪比是采样电路最关键的功能目标，式（１）体现了信噪比与量化噪声，热噪声和时钟颤动的关系：式中：量化噪声σＳ／ＮＱｕａｎｔｉａｚｔｉｏｎ＿Ｎｏｉｓｅ是ＡＤＣ在量化流程中形成的量化差错形成的，量化位数越高，差错越小，抱负ＡＤＣ信噪比与分辩率的关系为：
ＡＤ９２０８抱负信噪比为８６．０４ｄＢ。
在现实计划中须要琢磨时钟颤动形成的恶化σＳ／Ｎ Ｊｉｔｔｅｒ和噪声形成的恶化σＳ／Ｎ Ｔｈｅｒｍａｉ＿Ｎｏｉｓｅ，个中噪声对信噪比的影响要紧在低频段。本计划要紧琢磨时钟颤动对信噪比的影响，并停止计划。时钟颤动对信噪比的形成的恶化由式（３）计较：
式中：ｆＡ为频次；ｔＪ为总颤动。
显然掌握时钟颤动在模数更动电路中是极其要紧的。
式（４）体现了总颤动为输入时钟颤动ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ、摹拟记号输入颤动ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ和ＡＤＣ自己孔径颤动ｔＪ-ｐｅｒｔｕｒｅ-ＡＤＣ的均方根值：
式中：ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ原因于时钟电路；ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ原因于摹拟记号输入电路。
经过查问ＡＤ９２０８技巧手册，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝５５ｆｓ，ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ＝０，ｆＡ＝３ＧＨｚ，将其代入式（４）可赢得在３ＧＨｚ抱负摹拟记号输入前提下，抱负的采样电路信噪比σＳ／Ｎｉｄｅａ-ａｄｃ＝５９．６８ｄＢ。在采样电路计划中，为提升信噪比功能，应尽也许缩小时钟颤动ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ和摹拟记号输入颤动ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ。
２ 收集电路剖析与计划
收集电路计划以ＡＤ９２０８为重心，其构造如图１所示，外部接口要紧囊括摹拟记号输入，采样时钟输入，电源，以及ＳＥＲＤＥＳ传输所须要的时钟和传输通道。
图１ ＡＤ９２０８构造示妄念
按照ＡＤ９２０８详细计划请求，计划的收集电路要紧囊括前端摹拟输入电路、时钟电路、供电电路、数据接纳电路和治理摆设电路等，如图２所示。据第１节所述，时钟电路和摹拟记号输入电路相当要紧，同时电源供电是保证电路做事的要紧成分，本节将停止详细剖析和计划。
图２ 收集电路道理示妄念
２．１ 时钟电路剖析与计划
高速ＡＤＣ须要１个低颤动的高频采样时钟，时常由时钟源和锁相环（ＰＬＬ）电路形成，除取舍精良的时钟源，ＰＬＬ电路的计划相当要紧，高速ＡＤＣ须要的采样时钟带宽较高，是以可采纳２级ＰＬＬ构造，第１级ＰＬＬ环路滤波器带宽较窄，滤除鉴相器输出的谐波份量，为ＰＬＬ２供应了１个高精度、低相噪的参考时钟，以期ＰＬＬ２为高速ＡＤＣ供应大带宽、低颤动的采样时钟。ＰＬＬ级联方法如图３所示．式（５）体现了输出频次Ｆｏｕｔ和时钟源频次Ｆｒｅｆ的关系：
图３ 双ＰＬＬ级联示妄念
任何时钟电路均会形成时钟颤动，时钟电路总颤动ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ囊括时钟源、ＰＬＬ电路、分频电路等百般级联电路颤动的均方根。ＡＤ９０２８在３Ｇ理性摹拟记号下信噪比σＳ／Ｎｉｄｅａ-ａｄｃ＝５９．６８ｄＢ，为保证计划请求，最后信噪比应在５３ｄＢ以上，将σＳ／Ｎ＝５３ｄＢ，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝５５ｆｓ，ｆＡ＝３ＧＨｚ，ｔＪ-Ａｎａｌｏｇ-Ｉｎｐｕｔ＝０，代入式（３）和式（４）可计较出ｔＪ-Ｃｌｏｃｋ-Ｉｎｐｕｔ＝９５ｆｓ。是以在时钟电路计划时应取舍时钟颤动在９５ｆｓ下列的器件。
本计划中，为简化电路，取舍Ｔｉ公司的ＬＭＫ０４８２８，时钟颤动为９０ｆｓ，满意时钟颤动请求。赞成双ＰＬＬ级联做事模式，且Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２可主动摆设，锁定后时也许同时输出多路时钟，满意ＡＤＣ采样、数据发送和ＦＰＧＡ数据接纳的时钟请求，保证时钟同步。图４为计划的时钟电路道理框图。
图４ 时钟电路道理框图
２．２ 摹拟记号输入电路剖析与计划
当前，用来启动ＡＤＣ的计划要紧有变压器和差分强调器２种。第一，变压器是无源器件，不须要耗损功率，且个别以为它引入的噪声是可疏忽的。第二，差分强调器是有源器件，须要耗损能量，具备必定的谐波失真和较宽频带内的白噪声，会升高ＡＤＣ的信噪比和灵验分辩率。
本次计划摹拟记号从同轴电缆接插件中输入为单端记号，ＡＤ９２０８摹拟输入通道为差分模式，即使强调器也能完结该功能，但变压器为无源器件，而且具备电流断绝功能，带宽更宽，功耗低，且不引入噪声，对ＳＮＲ没有影响。为满意ＡＤ９２０８记号输入带宽，采用型号为ＢＡＬ－０００６ＳＭＧ的ＢＡＬＵＮ射频变压器，阻抗５０Ω。
在将摹拟记号更动为差分记号后，须要停止阻抗般配，按照ＡＤ９２０８输入阻抗请求，计划的摹拟记号输入电路道理框图如图５所示。
图５ 摹拟记号疗养框图
２．３ 电源电路计划
高速ＡＤＣ电路计划中，要保证电源原因及方针端的电压及电流满意须要。个别会触及多种电源，散布式电源架构时常更适当高速电路计划，即采纳２级电源更动，第１级电源的方针是赢得中央电源，同时为单板供应电源断绝维护，答应输出较大的纹波和噪声，第２级电源的方针是输出器件所须要的电源，重心是束缚输出端的噪声和纹波。如图６所示。
图６ 散布式电源框图
通用的电源囊括开关型ＤＣ－ＤＣ和低压差线性稳压器（ＬＤＯ），开关型ＤＣ－ＤＣ效率高，能完结断绝维护，ＬＤＯ电源关系于ＤＣ－ＤＣ电源纹波小、安定性高，但输出电流较小。显然在散布式电源架构中，第１级适当采纳开关型ＤＣ－ＤＣ，以供应断绝维护和更高的更动效率，第２级电源采纳ＬＤＯ电源，以供应正确的电压和纹波抵制。在计划时，ＬＤＯ电源电路为器件直接供电，应重视输出电压精度、压降、延时、散热、纹波抵制（ＰＳＲＲ）等。以ＴＰＳ７Ａ９１为例，该器件在负载和温度规模内精度达１％，ＬＤＯ功耗为输出电流与压降的乘积，在满意方针器件所需电压的情状下，应尽也许缩小压降，个中囊括正当升高输入电压，补充散热以升高电源温度，进而缩小电源功耗，猎取更高效率。式（６）体现了压降与额定电流的关系：
式（７）体现纹波抵制与输入电压噪声、输出电压噪声的关系：
显然升高压降也许缩小功耗，抵制纹波。是以在ＬＤＯ电源计划时，在满意输出电压的请求下，应尽也许缩小输入电压。
当前器件集成度越来越高，内部晶体管数量越来越大，受器件电源管足数量束缚，外部电源需给内部电路供应众人的供电节点，此时器件供电处的噪声会经过内部电路流传，影响器件内部做事安定囊括晶振、ＰＬＬ、延时锁相环（ＤＬＬ）的颤动特征，ＡＤ更动电路的更动精度，严峻时以至引发逻辑差错。器件供电引足处的噪声要紧原因于电源自己输出纹波，器件因逻辑更动形成的瞬态电流，电源没法时刻反应方针器件对电流须要的迅速变动，记号经过过孔换层引发的电源噪声。个中囊括采用低纹波电源器件，在方针器件管足处安放旁路电容做为电荷缓冲池以满意器件对电流须要的迅速变动，滤波以消除噪声。
升高输出噪声ＶＯＵＴ（ｆ），需提升电源的纹波抵制和升高输入噪声。除采用高纹波抵制电源器件，还须要在电源参考电压处补充适宜的前馈电容。综上，电容在电源电路中据有至极要紧的名望。
电容的实质是积存电荷和释放电荷，是以做为电荷缓冲池轻易满意器件做事电压不随电流和功耗的猛烈变动而变动。同时电容阻抗Ｚ＝１／（ｊωＣ），频次不同，电容阻抗不同。高速计划中，电源噪声时常攻下不同的频带，且电容并不是纯真电容，同时包罗电容份量和电阻份量，如图７所示。
图７ 电容份量示妄念
是以在采取不同电容巩固滤波特征时，不单琢磨电容值，还应试虑封装和材料不同影响的其余特征。以某厂家供应的０６０３封装１μＦ，０６０３封装０．０１μＦ，０４０２封装０．０１μＦ阻抗弧线来剖析，如图８所示，显然只采用０６０３封装１μＦ和０６０３封装０．０１μＦ并未拓宽低阻抗频带，采用０６０３封装１μＦ和０４０２封装０．０１μＦ也许拓宽低阻抗频带，并联安放雷同电容也许赢得更低阻抗。
图８ 并联阻抗图
３ 验 证
在完结板卡基本调试后，哄骗记号源形成步进１００ＭＨｚ的摹拟记号，并将收集数据停止迅速傅里叶变幻（ＦＦＴ），图９为１９２０ＭＨｚ摹拟记号输入下，计较赢得的无杂散动态规模，图１０将各频点赢得的数据按照式（２）更动为灵验位数弧线，也许考证电路采样位数在９．６～１２位，表现了ＡＤ９２０８功能，满意计划请求，为后续数据管教供应了精良的平台。
图９ ＦＦＴ数据图
图１０ ＥＮＯＢ比较图
４ 停止语
本文经过剖析ＡＤＣ信噪比功能影响成分，明白时钟颤动、记号输入对提升ＡＤＣ功能有重视要的影响，详细剖析和计划了时钟电路、摹拟记号输入电路和电源电路。末了经过输入各频点摹拟记号测试，比较ＡＤ９２０８手册供应的数据，考证了收集电路功能，为后续数据管教打下了基本。
做家：王德恒，刘文政
原因：舰船电子对立说明：
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